root / hw / ppce500_pci.c @ 13b7fdef
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1 | 74c62ba8 | aurel32 | /*
|
---|---|---|---|
2 | 74c62ba8 | aurel32 | * QEMU PowerPC E500 embedded processors pci controller emulation
|
3 | 74c62ba8 | aurel32 | *
|
4 | 74c62ba8 | aurel32 | * Copyright (C) 2009 Freescale Semiconductor, Inc. All rights reserved.
|
5 | 74c62ba8 | aurel32 | *
|
6 | 74c62ba8 | aurel32 | * Author: Yu Liu, <yu.liu@freescale.com>
|
7 | 74c62ba8 | aurel32 | *
|
8 | 74c62ba8 | aurel32 | * This file is derived from hw/ppc4xx_pci.c,
|
9 | 74c62ba8 | aurel32 | * the copyright for that material belongs to the original owners.
|
10 | 74c62ba8 | aurel32 | *
|
11 | 74c62ba8 | aurel32 | * This is free software; you can redistribute it and/or modify
|
12 | 74c62ba8 | aurel32 | * it under the terms of the GNU General Public License as published by
|
13 | 74c62ba8 | aurel32 | * the Free Software Foundation; either version 2 of the License, or
|
14 | 74c62ba8 | aurel32 | * (at your option) any later version.
|
15 | 74c62ba8 | aurel32 | */
|
16 | 74c62ba8 | aurel32 | |
17 | 74c62ba8 | aurel32 | #include "hw.h" |
18 | 74c62ba8 | aurel32 | #include "ppce500.h" |
19 | 74c62ba8 | aurel32 | #include "pci.h" |
20 | 74c62ba8 | aurel32 | #include "pci_host.h" |
21 | 74c62ba8 | aurel32 | #include "bswap.h" |
22 | 74c62ba8 | aurel32 | |
23 | 74c62ba8 | aurel32 | #ifdef DEBUG_PCI
|
24 | 001faf32 | Blue Swirl | #define pci_debug(fmt, ...) fprintf(stderr, fmt, ## __VA_ARGS__) |
25 | 74c62ba8 | aurel32 | #else
|
26 | 001faf32 | Blue Swirl | #define pci_debug(fmt, ...)
|
27 | 74c62ba8 | aurel32 | #endif
|
28 | 74c62ba8 | aurel32 | |
29 | 74c62ba8 | aurel32 | #define PCIE500_CFGADDR 0x0 |
30 | 74c62ba8 | aurel32 | #define PCIE500_CFGDATA 0x4 |
31 | 74c62ba8 | aurel32 | #define PCIE500_REG_BASE 0xC00 |
32 | 74c62ba8 | aurel32 | #define PCIE500_REG_SIZE (0x1000 - PCIE500_REG_BASE) |
33 | 74c62ba8 | aurel32 | |
34 | 74c62ba8 | aurel32 | #define PPCE500_PCI_CONFIG_ADDR 0x0 |
35 | 74c62ba8 | aurel32 | #define PPCE500_PCI_CONFIG_DATA 0x4 |
36 | 74c62ba8 | aurel32 | #define PPCE500_PCI_INTACK 0x8 |
37 | 74c62ba8 | aurel32 | |
38 | 74c62ba8 | aurel32 | #define PPCE500_PCI_OW1 (0xC20 - PCIE500_REG_BASE) |
39 | 74c62ba8 | aurel32 | #define PPCE500_PCI_OW2 (0xC40 - PCIE500_REG_BASE) |
40 | 74c62ba8 | aurel32 | #define PPCE500_PCI_OW3 (0xC60 - PCIE500_REG_BASE) |
41 | 74c62ba8 | aurel32 | #define PPCE500_PCI_OW4 (0xC80 - PCIE500_REG_BASE) |
42 | 74c62ba8 | aurel32 | #define PPCE500_PCI_IW3 (0xDA0 - PCIE500_REG_BASE) |
43 | 74c62ba8 | aurel32 | #define PPCE500_PCI_IW2 (0xDC0 - PCIE500_REG_BASE) |
44 | 74c62ba8 | aurel32 | #define PPCE500_PCI_IW1 (0xDE0 - PCIE500_REG_BASE) |
45 | 74c62ba8 | aurel32 | |
46 | 74c62ba8 | aurel32 | #define PPCE500_PCI_GASKET_TIMR (0xE20 - PCIE500_REG_BASE) |
47 | 74c62ba8 | aurel32 | |
48 | 74c62ba8 | aurel32 | #define PCI_POTAR 0x0 |
49 | 74c62ba8 | aurel32 | #define PCI_POTEAR 0x4 |
50 | 74c62ba8 | aurel32 | #define PCI_POWBAR 0x8 |
51 | 74c62ba8 | aurel32 | #define PCI_POWAR 0x10 |
52 | 74c62ba8 | aurel32 | |
53 | 74c62ba8 | aurel32 | #define PCI_PITAR 0x0 |
54 | 74c62ba8 | aurel32 | #define PCI_PIWBAR 0x8 |
55 | 74c62ba8 | aurel32 | #define PCI_PIWBEAR 0xC |
56 | 74c62ba8 | aurel32 | #define PCI_PIWAR 0x10 |
57 | 74c62ba8 | aurel32 | |
58 | 74c62ba8 | aurel32 | #define PPCE500_PCI_NR_POBS 5 |
59 | 74c62ba8 | aurel32 | #define PPCE500_PCI_NR_PIBS 3 |
60 | 74c62ba8 | aurel32 | |
61 | 74c62ba8 | aurel32 | struct pci_outbound {
|
62 | 74c62ba8 | aurel32 | uint32_t potar; |
63 | 74c62ba8 | aurel32 | uint32_t potear; |
64 | 74c62ba8 | aurel32 | uint32_t powbar; |
65 | 74c62ba8 | aurel32 | uint32_t powar; |
66 | 74c62ba8 | aurel32 | }; |
67 | 74c62ba8 | aurel32 | |
68 | 74c62ba8 | aurel32 | struct pci_inbound {
|
69 | 74c62ba8 | aurel32 | uint32_t pitar; |
70 | 74c62ba8 | aurel32 | uint32_t piwbar; |
71 | 74c62ba8 | aurel32 | uint32_t piwbear; |
72 | 74c62ba8 | aurel32 | uint32_t piwar; |
73 | 74c62ba8 | aurel32 | }; |
74 | 74c62ba8 | aurel32 | |
75 | 74c62ba8 | aurel32 | struct PPCE500PCIState {
|
76 | 13b7fdef | Alexander Graf | PCIHostState pci_state; |
77 | 74c62ba8 | aurel32 | struct pci_outbound pob[PPCE500_PCI_NR_POBS];
|
78 | 74c62ba8 | aurel32 | struct pci_inbound pib[PPCE500_PCI_NR_PIBS];
|
79 | 74c62ba8 | aurel32 | uint32_t gasket_time; |
80 | 13b7fdef | Alexander Graf | uint64_t base_addr; |
81 | 74c62ba8 | aurel32 | }; |
82 | 74c62ba8 | aurel32 | |
83 | 74c62ba8 | aurel32 | typedef struct PPCE500PCIState PPCE500PCIState; |
84 | 74c62ba8 | aurel32 | |
85 | c227f099 | Anthony Liguori | static uint32_t pci_reg_read4(void *opaque, target_phys_addr_t addr) |
86 | 74c62ba8 | aurel32 | { |
87 | 74c62ba8 | aurel32 | PPCE500PCIState *pci = opaque; |
88 | 74c62ba8 | aurel32 | unsigned long win; |
89 | 74c62ba8 | aurel32 | uint32_t value = 0;
|
90 | 74c62ba8 | aurel32 | |
91 | 74c62ba8 | aurel32 | win = addr & 0xfe0;
|
92 | 74c62ba8 | aurel32 | |
93 | 74c62ba8 | aurel32 | switch (win) {
|
94 | 74c62ba8 | aurel32 | case PPCE500_PCI_OW1:
|
95 | 74c62ba8 | aurel32 | case PPCE500_PCI_OW2:
|
96 | 74c62ba8 | aurel32 | case PPCE500_PCI_OW3:
|
97 | 74c62ba8 | aurel32 | case PPCE500_PCI_OW4:
|
98 | 74c62ba8 | aurel32 | switch (addr & 0xC) { |
99 | 74c62ba8 | aurel32 | case PCI_POTAR: value = pci->pob[(addr >> 5) & 0x7].potar; break; |
100 | 74c62ba8 | aurel32 | case PCI_POTEAR: value = pci->pob[(addr >> 5) & 0x7].potear; break; |
101 | 74c62ba8 | aurel32 | case PCI_POWBAR: value = pci->pob[(addr >> 5) & 0x7].powbar; break; |
102 | 74c62ba8 | aurel32 | case PCI_POWAR: value = pci->pob[(addr >> 5) & 0x7].powar; break; |
103 | 74c62ba8 | aurel32 | default: break; |
104 | 74c62ba8 | aurel32 | } |
105 | 74c62ba8 | aurel32 | break;
|
106 | 74c62ba8 | aurel32 | |
107 | 74c62ba8 | aurel32 | case PPCE500_PCI_IW3:
|
108 | 74c62ba8 | aurel32 | case PPCE500_PCI_IW2:
|
109 | 74c62ba8 | aurel32 | case PPCE500_PCI_IW1:
|
110 | 74c62ba8 | aurel32 | switch (addr & 0xC) { |
111 | 74c62ba8 | aurel32 | case PCI_PITAR: value = pci->pib[(addr >> 5) & 0x3].pitar; break; |
112 | 74c62ba8 | aurel32 | case PCI_PIWBAR: value = pci->pib[(addr >> 5) & 0x3].piwbar; break; |
113 | 74c62ba8 | aurel32 | case PCI_PIWBEAR: value = pci->pib[(addr >> 5) & 0x3].piwbear; break; |
114 | 74c62ba8 | aurel32 | case PCI_PIWAR: value = pci->pib[(addr >> 5) & 0x3].piwar; break; |
115 | 74c62ba8 | aurel32 | default: break; |
116 | 74c62ba8 | aurel32 | }; |
117 | 74c62ba8 | aurel32 | break;
|
118 | 74c62ba8 | aurel32 | |
119 | 74c62ba8 | aurel32 | case PPCE500_PCI_GASKET_TIMR:
|
120 | 74c62ba8 | aurel32 | value = pci->gasket_time; |
121 | 74c62ba8 | aurel32 | break;
|
122 | 74c62ba8 | aurel32 | |
123 | 74c62ba8 | aurel32 | default:
|
124 | 74c62ba8 | aurel32 | break;
|
125 | 74c62ba8 | aurel32 | } |
126 | 74c62ba8 | aurel32 | |
127 | c0a2a096 | Blue Swirl | pci_debug("%s: win:%lx(addr:" TARGET_FMT_plx ") -> value:%x\n", __func__, |
128 | c0a2a096 | Blue Swirl | win, addr, value); |
129 | 74c62ba8 | aurel32 | return value;
|
130 | 74c62ba8 | aurel32 | } |
131 | 74c62ba8 | aurel32 | |
132 | d60efc6b | Blue Swirl | static CPUReadMemoryFunc * const e500_pci_reg_read[] = { |
133 | 74c62ba8 | aurel32 | &pci_reg_read4, |
134 | 74c62ba8 | aurel32 | &pci_reg_read4, |
135 | 74c62ba8 | aurel32 | &pci_reg_read4, |
136 | 74c62ba8 | aurel32 | }; |
137 | 74c62ba8 | aurel32 | |
138 | c227f099 | Anthony Liguori | static void pci_reg_write4(void *opaque, target_phys_addr_t addr, |
139 | 74c62ba8 | aurel32 | uint32_t value) |
140 | 74c62ba8 | aurel32 | { |
141 | 74c62ba8 | aurel32 | PPCE500PCIState *pci = opaque; |
142 | 74c62ba8 | aurel32 | unsigned long win; |
143 | 74c62ba8 | aurel32 | |
144 | 74c62ba8 | aurel32 | win = addr & 0xfe0;
|
145 | 74c62ba8 | aurel32 | |
146 | c0a2a096 | Blue Swirl | pci_debug("%s: value:%x -> win:%lx(addr:" TARGET_FMT_plx ")\n", |
147 | c0a2a096 | Blue Swirl | __func__, value, win, addr); |
148 | 74c62ba8 | aurel32 | |
149 | 74c62ba8 | aurel32 | switch (win) {
|
150 | 74c62ba8 | aurel32 | case PPCE500_PCI_OW1:
|
151 | 74c62ba8 | aurel32 | case PPCE500_PCI_OW2:
|
152 | 74c62ba8 | aurel32 | case PPCE500_PCI_OW3:
|
153 | 74c62ba8 | aurel32 | case PPCE500_PCI_OW4:
|
154 | 74c62ba8 | aurel32 | switch (addr & 0xC) { |
155 | 74c62ba8 | aurel32 | case PCI_POTAR: pci->pob[(addr >> 5) & 0x7].potar = value; break; |
156 | 74c62ba8 | aurel32 | case PCI_POTEAR: pci->pob[(addr >> 5) & 0x7].potear = value; break; |
157 | 74c62ba8 | aurel32 | case PCI_POWBAR: pci->pob[(addr >> 5) & 0x7].powbar = value; break; |
158 | 74c62ba8 | aurel32 | case PCI_POWAR: pci->pob[(addr >> 5) & 0x7].powar = value; break; |
159 | 74c62ba8 | aurel32 | default: break; |
160 | 74c62ba8 | aurel32 | }; |
161 | 74c62ba8 | aurel32 | break;
|
162 | 74c62ba8 | aurel32 | |
163 | 74c62ba8 | aurel32 | case PPCE500_PCI_IW3:
|
164 | 74c62ba8 | aurel32 | case PPCE500_PCI_IW2:
|
165 | 74c62ba8 | aurel32 | case PPCE500_PCI_IW1:
|
166 | 74c62ba8 | aurel32 | switch (addr & 0xC) { |
167 | 74c62ba8 | aurel32 | case PCI_PITAR: pci->pib[(addr >> 5) & 0x3].pitar = value; break; |
168 | 74c62ba8 | aurel32 | case PCI_PIWBAR: pci->pib[(addr >> 5) & 0x3].piwbar = value; break; |
169 | 74c62ba8 | aurel32 | case PCI_PIWBEAR: pci->pib[(addr >> 5) & 0x3].piwbear = value; break; |
170 | 74c62ba8 | aurel32 | case PCI_PIWAR: pci->pib[(addr >> 5) & 0x3].piwar = value; break; |
171 | 74c62ba8 | aurel32 | default: break; |
172 | 74c62ba8 | aurel32 | }; |
173 | 74c62ba8 | aurel32 | break;
|
174 | 74c62ba8 | aurel32 | |
175 | 74c62ba8 | aurel32 | case PPCE500_PCI_GASKET_TIMR:
|
176 | 74c62ba8 | aurel32 | pci->gasket_time = value; |
177 | 74c62ba8 | aurel32 | break;
|
178 | 74c62ba8 | aurel32 | |
179 | 74c62ba8 | aurel32 | default:
|
180 | 74c62ba8 | aurel32 | break;
|
181 | 74c62ba8 | aurel32 | }; |
182 | 74c62ba8 | aurel32 | } |
183 | 74c62ba8 | aurel32 | |
184 | d60efc6b | Blue Swirl | static CPUWriteMemoryFunc * const e500_pci_reg_write[] = { |
185 | 74c62ba8 | aurel32 | &pci_reg_write4, |
186 | 74c62ba8 | aurel32 | &pci_reg_write4, |
187 | 74c62ba8 | aurel32 | &pci_reg_write4, |
188 | 74c62ba8 | aurel32 | }; |
189 | 74c62ba8 | aurel32 | |
190 | 74c62ba8 | aurel32 | static int mpc85xx_pci_map_irq(PCIDevice *pci_dev, int irq_num) |
191 | 74c62ba8 | aurel32 | { |
192 | 74c62ba8 | aurel32 | int devno = pci_dev->devfn >> 3, ret = 0; |
193 | 74c62ba8 | aurel32 | |
194 | 74c62ba8 | aurel32 | switch (devno) {
|
195 | 74c62ba8 | aurel32 | /* Two PCI slot */
|
196 | 74c62ba8 | aurel32 | case 0x11: |
197 | 74c62ba8 | aurel32 | case 0x12: |
198 | 74c62ba8 | aurel32 | ret = (irq_num + devno - 0x10) % 4; |
199 | 74c62ba8 | aurel32 | break;
|
200 | 74c62ba8 | aurel32 | default:
|
201 | 74c62ba8 | aurel32 | printf("Error:%s:unknow dev number\n", __func__);
|
202 | 74c62ba8 | aurel32 | } |
203 | 74c62ba8 | aurel32 | |
204 | 74c62ba8 | aurel32 | pci_debug("%s: devfn %x irq %d -> %d devno:%x\n", __func__,
|
205 | 74c62ba8 | aurel32 | pci_dev->devfn, irq_num, ret, devno); |
206 | 74c62ba8 | aurel32 | |
207 | 74c62ba8 | aurel32 | return ret;
|
208 | 74c62ba8 | aurel32 | } |
209 | 74c62ba8 | aurel32 | |
210 | 5d4e84c8 | Juan Quintela | static void mpc85xx_pci_set_irq(void *opaque, int irq_num, int level) |
211 | 74c62ba8 | aurel32 | { |
212 | 5d4e84c8 | Juan Quintela | qemu_irq *pic = opaque; |
213 | 5d4e84c8 | Juan Quintela | |
214 | 74c62ba8 | aurel32 | pci_debug("%s: PCI irq %d, level:%d\n", __func__, irq_num, level);
|
215 | 74c62ba8 | aurel32 | |
216 | 74c62ba8 | aurel32 | qemu_set_irq(pic[irq_num], level); |
217 | 74c62ba8 | aurel32 | } |
218 | 74c62ba8 | aurel32 | |
219 | 74c62ba8 | aurel32 | static void ppce500_pci_save(QEMUFile *f, void *opaque) |
220 | 74c62ba8 | aurel32 | { |
221 | 74c62ba8 | aurel32 | PPCE500PCIState *controller = opaque; |
222 | 74c62ba8 | aurel32 | int i;
|
223 | 74c62ba8 | aurel32 | |
224 | 13b7fdef | Alexander Graf | /* pci_device_save(controller->pci_dev, f); */
|
225 | 74c62ba8 | aurel32 | |
226 | 74c62ba8 | aurel32 | for (i = 0; i < PPCE500_PCI_NR_POBS; i++) { |
227 | 74c62ba8 | aurel32 | qemu_put_be32s(f, &controller->pob[i].potar); |
228 | 74c62ba8 | aurel32 | qemu_put_be32s(f, &controller->pob[i].potear); |
229 | 74c62ba8 | aurel32 | qemu_put_be32s(f, &controller->pob[i].powbar); |
230 | 74c62ba8 | aurel32 | qemu_put_be32s(f, &controller->pob[i].powar); |
231 | 74c62ba8 | aurel32 | } |
232 | 74c62ba8 | aurel32 | |
233 | 74c62ba8 | aurel32 | for (i = 0; i < PPCE500_PCI_NR_PIBS; i++) { |
234 | 74c62ba8 | aurel32 | qemu_put_be32s(f, &controller->pib[i].pitar); |
235 | 74c62ba8 | aurel32 | qemu_put_be32s(f, &controller->pib[i].piwbar); |
236 | 74c62ba8 | aurel32 | qemu_put_be32s(f, &controller->pib[i].piwbear); |
237 | 74c62ba8 | aurel32 | qemu_put_be32s(f, &controller->pib[i].piwar); |
238 | 74c62ba8 | aurel32 | } |
239 | 74c62ba8 | aurel32 | qemu_put_be32s(f, &controller->gasket_time); |
240 | 74c62ba8 | aurel32 | } |
241 | 74c62ba8 | aurel32 | |
242 | 74c62ba8 | aurel32 | static int ppce500_pci_load(QEMUFile *f, void *opaque, int version_id) |
243 | 74c62ba8 | aurel32 | { |
244 | 74c62ba8 | aurel32 | PPCE500PCIState *controller = opaque; |
245 | 74c62ba8 | aurel32 | int i;
|
246 | 74c62ba8 | aurel32 | |
247 | 74c62ba8 | aurel32 | if (version_id != 1) |
248 | 74c62ba8 | aurel32 | return -EINVAL;
|
249 | 74c62ba8 | aurel32 | |
250 | 13b7fdef | Alexander Graf | /* pci_device_load(controller->pci_dev, f); */
|
251 | 74c62ba8 | aurel32 | |
252 | 74c62ba8 | aurel32 | for (i = 0; i < PPCE500_PCI_NR_POBS; i++) { |
253 | 74c62ba8 | aurel32 | qemu_get_be32s(f, &controller->pob[i].potar); |
254 | 74c62ba8 | aurel32 | qemu_get_be32s(f, &controller->pob[i].potear); |
255 | 74c62ba8 | aurel32 | qemu_get_be32s(f, &controller->pob[i].powbar); |
256 | 74c62ba8 | aurel32 | qemu_get_be32s(f, &controller->pob[i].powar); |
257 | 74c62ba8 | aurel32 | } |
258 | 74c62ba8 | aurel32 | |
259 | 74c62ba8 | aurel32 | for (i = 0; i < PPCE500_PCI_NR_PIBS; i++) { |
260 | 74c62ba8 | aurel32 | qemu_get_be32s(f, &controller->pib[i].pitar); |
261 | 74c62ba8 | aurel32 | qemu_get_be32s(f, &controller->pib[i].piwbar); |
262 | 74c62ba8 | aurel32 | qemu_get_be32s(f, &controller->pib[i].piwbear); |
263 | 74c62ba8 | aurel32 | qemu_get_be32s(f, &controller->pib[i].piwar); |
264 | 74c62ba8 | aurel32 | } |
265 | 74c62ba8 | aurel32 | qemu_get_be32s(f, &controller->gasket_time); |
266 | 74c62ba8 | aurel32 | |
267 | 74c62ba8 | aurel32 | return 0; |
268 | 74c62ba8 | aurel32 | } |
269 | 74c62ba8 | aurel32 | |
270 | c227f099 | Anthony Liguori | PCIBus *ppce500_pci_init(qemu_irq pci_irqs[4], target_phys_addr_t registers)
|
271 | 74c62ba8 | aurel32 | { |
272 | 13b7fdef | Alexander Graf | DeviceState *dev; |
273 | 13b7fdef | Alexander Graf | PCIBus *b; |
274 | 13b7fdef | Alexander Graf | PCIHostState *h; |
275 | 13b7fdef | Alexander Graf | PPCE500PCIState *s; |
276 | 74c62ba8 | aurel32 | PCIDevice *d; |
277 | 74c62ba8 | aurel32 | static int ppce500_pci_id; |
278 | 74c62ba8 | aurel32 | |
279 | 13b7fdef | Alexander Graf | dev = qdev_create(NULL, "e500-pcihost"); |
280 | 13b7fdef | Alexander Graf | h = FROM_SYSBUS(PCIHostState, sysbus_from_qdev(dev)); |
281 | 13b7fdef | Alexander Graf | s = DO_UPCAST(PPCE500PCIState, pci_state, h); |
282 | 13b7fdef | Alexander Graf | |
283 | 13b7fdef | Alexander Graf | qdev_prop_set_uint64(dev, "base_addr", registers);
|
284 | 13b7fdef | Alexander Graf | b = pci_register_bus(&s->pci_state.busdev.qdev, NULL, mpc85xx_pci_set_irq,
|
285 | 13b7fdef | Alexander Graf | mpc85xx_pci_map_irq, pci_irqs, PCI_DEVFN(0x11, 0), 4); |
286 | 13b7fdef | Alexander Graf | |
287 | 13b7fdef | Alexander Graf | s->pci_state.bus = b; |
288 | 13b7fdef | Alexander Graf | qdev_init_nofail(dev); |
289 | 13b7fdef | Alexander Graf | d = pci_create_simple(b, 0, "e500-host-bridge"); |
290 | 13b7fdef | Alexander Graf | |
291 | 13b7fdef | Alexander Graf | /* XXX load/save code not tested. */
|
292 | 13b7fdef | Alexander Graf | register_savevm(&d->qdev, "ppce500_pci", ppce500_pci_id++,
|
293 | 13b7fdef | Alexander Graf | 1, ppce500_pci_save, ppce500_pci_load, s);
|
294 | 74c62ba8 | aurel32 | |
295 | 13b7fdef | Alexander Graf | return b;
|
296 | 13b7fdef | Alexander Graf | } |
297 | 74c62ba8 | aurel32 | |
298 | 13b7fdef | Alexander Graf | static int e500_pcihost_initfn(SysBusDevice *dev) |
299 | 13b7fdef | Alexander Graf | { |
300 | 13b7fdef | Alexander Graf | PCIHostState *h; |
301 | 13b7fdef | Alexander Graf | PPCE500PCIState *s; |
302 | 13b7fdef | Alexander Graf | target_phys_addr_t registers; |
303 | 13b7fdef | Alexander Graf | int index;
|
304 | 74c62ba8 | aurel32 | |
305 | 13b7fdef | Alexander Graf | h = FROM_SYSBUS(PCIHostState, sysbus_from_qdev(dev)); |
306 | 13b7fdef | Alexander Graf | s = DO_UPCAST(PPCE500PCIState, pci_state, h); |
307 | 13b7fdef | Alexander Graf | registers = (target_phys_addr_t)s->base_addr; |
308 | 74c62ba8 | aurel32 | |
309 | 74c62ba8 | aurel32 | /* CFGADDR */
|
310 | 13b7fdef | Alexander Graf | index = pci_host_conf_register_mmio(&s->pci_state, 0);
|
311 | 74c62ba8 | aurel32 | if (index < 0) |
312 | 13b7fdef | Alexander Graf | return -1; |
313 | 74c62ba8 | aurel32 | cpu_register_physical_memory(registers + PCIE500_CFGADDR, 4, index);
|
314 | 74c62ba8 | aurel32 | |
315 | 74c62ba8 | aurel32 | /* CFGDATA */
|
316 | 13b7fdef | Alexander Graf | index = pci_host_data_register_mmio(&s->pci_state, 0);
|
317 | 74c62ba8 | aurel32 | if (index < 0) |
318 | 13b7fdef | Alexander Graf | return -1; |
319 | 74c62ba8 | aurel32 | cpu_register_physical_memory(registers + PCIE500_CFGDATA, 4, index);
|
320 | 74c62ba8 | aurel32 | |
321 | 1eed09cb | Avi Kivity | index = cpu_register_io_memory(e500_pci_reg_read, |
322 | 13b7fdef | Alexander Graf | e500_pci_reg_write, s); |
323 | 74c62ba8 | aurel32 | if (index < 0) |
324 | 13b7fdef | Alexander Graf | return -1; |
325 | 74c62ba8 | aurel32 | cpu_register_physical_memory(registers + PCIE500_REG_BASE, |
326 | 74c62ba8 | aurel32 | PCIE500_REG_SIZE, index); |
327 | 13b7fdef | Alexander Graf | return 0; |
328 | 13b7fdef | Alexander Graf | } |
329 | 74c62ba8 | aurel32 | |
330 | 13b7fdef | Alexander Graf | static int e500_host_bridge_initfn(PCIDevice *dev) |
331 | 13b7fdef | Alexander Graf | { |
332 | 13b7fdef | Alexander Graf | pci_config_set_vendor_id(dev->config, PCI_VENDOR_ID_FREESCALE); |
333 | 13b7fdef | Alexander Graf | pci_config_set_device_id(dev->config, PCI_DEVICE_ID_MPC8533E); |
334 | 13b7fdef | Alexander Graf | pci_config_set_class(dev->config, PCI_CLASS_PROCESSOR_POWERPC); |
335 | 13b7fdef | Alexander Graf | |
336 | 13b7fdef | Alexander Graf | return 0; |
337 | 13b7fdef | Alexander Graf | } |
338 | 13b7fdef | Alexander Graf | |
339 | 13b7fdef | Alexander Graf | static PCIDeviceInfo e500_host_bridge_info = {
|
340 | 13b7fdef | Alexander Graf | .qdev.name = "e500-host-bridge",
|
341 | 13b7fdef | Alexander Graf | .qdev.desc = "Host bridge",
|
342 | 13b7fdef | Alexander Graf | .qdev.size = sizeof(PCIDevice),
|
343 | 13b7fdef | Alexander Graf | .qdev.no_user = 1,
|
344 | 13b7fdef | Alexander Graf | .init = e500_host_bridge_initfn, |
345 | 13b7fdef | Alexander Graf | }; |
346 | 74c62ba8 | aurel32 | |
347 | 13b7fdef | Alexander Graf | static SysBusDeviceInfo e500_pcihost_info = {
|
348 | 13b7fdef | Alexander Graf | .init = e500_pcihost_initfn, |
349 | 13b7fdef | Alexander Graf | .qdev.name = "e500-pcihost",
|
350 | 13b7fdef | Alexander Graf | .qdev.size = sizeof(PPCE500PCIState),
|
351 | 13b7fdef | Alexander Graf | .qdev.no_user = 1,
|
352 | 13b7fdef | Alexander Graf | .qdev.props = (Property[]) { |
353 | 13b7fdef | Alexander Graf | DEFINE_PROP_UINT64("base_addr", PPCE500PCIState, base_addr, 0), |
354 | 13b7fdef | Alexander Graf | DEFINE_PROP_END_OF_LIST(), |
355 | 13b7fdef | Alexander Graf | } |
356 | 13b7fdef | Alexander Graf | }; |
357 | 74c62ba8 | aurel32 | |
358 | 13b7fdef | Alexander Graf | static void e500_pci_register(void) |
359 | 13b7fdef | Alexander Graf | { |
360 | 13b7fdef | Alexander Graf | sysbus_register_withprop(&e500_pcihost_info); |
361 | 13b7fdef | Alexander Graf | pci_qdev_register(&e500_host_bridge_info); |
362 | 74c62ba8 | aurel32 | } |
363 | 13b7fdef | Alexander Graf | device_init(e500_pci_register); |